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Zarlink从企业到核心应用的全部线路卡时钟方案

发布时间:2020-07-21 19:17:09 阅读: 来源:岩棉彩钢厂家

卓联半导体公司今天推出了一对时钟芯片组合,可为 SONET/SDH(同步光纤网络/同步数字系列)和 PDH(准同步数字系列)系统提供业界最全的功能集和最佳性能。卓联的 DPLL(数字 PLL)和 APLL(模拟 PLL)针对从企业到网络核心的广泛领域的线路卡应用。

随着日益复杂的网络架构和更高速传输系统的部署,可靠的网络时钟和同步的获得变得越来越困难。

为确保电信级性能,设备必须使用 DPLL 和 APLL 的前后组合来提供优越的时钟功能和性能,同时还要以较大的抖动冗余度来满足系统兼容的要求。但是,目前市场上的方案需要同时使用不同厂家的多个产品,因而常常使抖动性能和功能集无法达到最佳化。

卓联的这两款新型芯片直接针对上述基本问题的解决。与竞争产品相比,ZLä30106 DPLL 具有无可比拟的 OC-3 抖动冗余度,提供了包括无缝参考切换、参考监测和保持在内的业界最全的功能组合。结合 ZL30416 APLL,卓联具有自主产权的 DPLL 频率综合技术可将低频相位噪声降至最低,从而允许设计人员优化 APLL 带宽和获得优越的整体抖动性能及无差错传输。

“卓联为高速成长的宽带网络系统提供全线数字和模拟时钟产品,如网关、DSLAM、城域插分多路复用器、路由器以及最后一英里高速设备等,”卓联半导体公司时钟和同步产品部市场营销经理 Darren Ladouceur 说。“结合我们的时钟卡 PLL,我们的全部线路卡产品展示了市场上最高标准的时钟功能和抖动管理性能。我们为客户实现电信级时钟系统提供单一厂家、独特个性的时钟解决方案,缩短上市时间和减少成本。”

最佳抖动成形

抖动成形是指时钟系统中的时钟输出管理和滤波。一般的 DPLL 会产生全部频率的宽带相位噪声,使得 APLL 滤波更加困难,因而降低了整体抖动性能。卓联的频率 DPLL 综合技术可有效滤除低频相位噪声,设计人员因而得以将 APLL 专注于消除高频相位噪声这一核心作用。 卓联已经证明该器件组合能够获得最佳的低频特性和优越的整体抖动性能。

全功能的 DPLL

ZL30106 DPLL 可实现 SONET/SDH 与 PDH 线路卡的同步。除了具有 20 psRMS (皮秒,均方根)的业界领先抖动性能外,该芯片比竞争 DPLL 产品的优越之处还在于,它能够将主输入参考和辅助输入参考同步到时钟-同步脉冲对上。该器件可接受三个输入参考,提供一系列输出时钟,可获得 0.01 ppm(百万分比)的保持频率精度。ZL30106 DPLL 提供手动或自动无缝参考切换选择。

符合标准的多种 APLL

ZL30416 APLL 为 SONET/SDH 设备进行抖动衰减和速率转换,专门为满足从 下至OC-3/STM-1 上至 OC-192/STM-64 传输速率的线路卡应用的功能和性能要求而设计。 该芯片可产生满足上至包括 OC-192 标准在内的 Telcordia GR-253-CORE 抖动规范的极低抖动输出时钟,同时符合上至包括 STM-64 标准在内的 G.813 选项 1 和选项 2 抖动产生要求。

价格和供货情况

ZL30106 和 ZL30416 芯片现已批量生产。ZL30106 DPLL 采用 64 引脚 TQFP(薄型四方扁平封装)封装,千片批量时的单价为 15.00 美元。ZL30416 APLL 采用 64 引脚 CABGA(芯片球栅阵列)封装,千片批量时的单价为 36.19 美元。

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